2005.4.8 追記
2002.9.17

　ここに書いてあることはもう古い
　VerilogHDLユーザーは、TV80かfz80をつかうべし

VHDLベースのZ80IP 'T80'をVelologで使用する方法

　T80はVHDLで記述された、Z80CPU互換のオープンソースIPでOPENCORES.ORGから入手可能です。
　非常に興味をそそるIPではありますがVHDLで記述されている関係で、Velilogペースで構築する人にはそのまま使えません。
　なぜなら、Xilinx WebpackではVHDLとVelilogを混在させることが出来ないからです。
　しかし、T80のネットリストを直接組み込むことで、Velilogから利用することが出来ます。ここにはここにはその方法が書いてあります。

　他のVHDLソースも同様の方法で利用できると思います。
　また、大規模なソースを合成する時にはコンパイル時間の短縮になるようです。

T80Sのネットリストの構築

１．新規プロジェクトをVHDLで開きT80S等必要なファイルを追加する。
　　デバイスはXC2S200かそれ以上にしておきます。
２．必要なソースファイルをすべて追加します。
３．t80sを選択し、Synyhesizeのプロパティーを開きます。
４．Xilinx Specific option'タブのAdd I/O buffersチェックをはずします。
５．t80sを選択しSynthesizeのみ実行します。

　　これでネットリスト't80s.ngc'が作成されます。

Velilog用ダミーファイルの準備

１．Velilog用のインターフェース部を新たに作成します。T80s.v
　　元VHDLに合わせて、モジュール宣言とポートのI/O宣言のみを記述します。
２．依存関係ファイルを加工して、トップ以外を削除します。T80s.jhd
　　元ファイルはt80sのプロジェクトディレクトリに自動作成されます。

Velilogへの組み込み

１．'t80s.v','t80jhd','t80.ngc'の３つのファイルをVelologソースのディレクトリにコピーします。
２．上記３つのファイルにライトプロテクト属性を付けます。
３．Velilogのプロジェクトに、t80s.vを追加すればＯＫです。

　なお、ここに記載した方法は、私が独自に調べた方法で、他にもっとスマートな方法があるかもしれません。